 課程目標 |
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C6000 DSP硬件培訓課程主要培養學生對DSP體系結構的理解，掌握基于C6000的DSP芯片及高速板級高速電路硬件開發技術，能夠開發自己的DSP系統。 |
| 培養對象 |
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DSP系統的硬件開發工程師，電子類專業的大學生和研究生。 |
| 入學要求 |
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學員學習本課程應具備下列基礎知識：
◆了解數字信號處理原理；
◆有硬件電路設計基礎；
◆有匯編語言和C語言基礎。 |
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師資團隊 |
【徐老師】
多年DSP開發經驗，精通嵌入式Linux應用開發、系統移植與驅動開發，開發過基于達芬奇DSP6446的高清視頻會議系統、基于DM642的智能視頻監控系統、基于DM642的IP遠程、監視器的同步監控系統，在基于DSP的DM642和6446芯片的視頻/圖像處理、視頻的壓縮算法等方面富有經驗。
【趙老師】
精通TI公司的DM642芯片、達芬奇系列芯片的圖像/視頻處理，主持實施過大型人臉識別，指紋識別的項目，實戰經驗豐富，長期從事教學與科研工作，主要研究方向包括網絡通信、視頻/圖像處理、數據庫等。具有16年以上的硬件設計經驗，尤其是近十多年來一直從事高速DSP系統硬、軟件和FPGA開發經驗數字電路設計工作，具有非常豐富的高速PCB設計經驗。精通TI公司的C6000、ADI公司的TigerSHarc-201等系列高速DSP，成功開發了多個高速DSP和FPGA結合及DSP和ARM相結合的高難度項目，尤其擅長多處理器系統的開發，精通多種圖像/視頻處理和相關的編碼解碼算法。
★更多師資力量請見端海師資團隊。 |
| 費用和課時 |
◆課時：5天，64個學時
◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠 。注意：在讀學生憑學生證，即使一個人也優惠500元。
◆上課地點：華東師范大學／銀城大廈
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| 上課時間和地點 |
上課地點：【上�！浚和瑵髮W(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協同大廈
最近開課時間(周末班/連續班/晚班）：2020年3月16日 |
| 班級規模及環境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數限3到5人。人手一機，全程實踐。 |
| 質量保障 |
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1、培訓過程中，如有部分內容理解不透或消化不好，可免費在下期培訓班中重聽；
2、培訓結束后,授課老師留給學員聯系方式,保障培訓效果,免費提供課后技術支持。
3、培訓合格學員可享受免費推薦就業機會。 |
| 課程進度安排 |
| 課程大綱 |
課程內容 |
| 第一階段 |
| 第1部分 DSP最小系統設計 |
1.1 最小系統組成
1.2 程序 ROM
1.3 電源
1.4 時鐘
1.5 復位電路
1.6 JTAG |
| 第2部分 C6000的體系結構 |
2.1 C 6000
CPU 的結構
2.2 C 6000 基本指令系統
2.3 C 6000 存儲器映射
2.4 C 6000 外設概述 |
| 第3部分 C6000的外設 |
3.1 EDMA
3.2 中斷系統
3.1 EMIF
3.2 McBSP
3.3 bootloader |
| 實驗課： 用硬件設計軟件Allegro cadence軟件畫C6000系統最小系統原理圖 |
1 ） 熟系 Allegro cadence
軟件原理圖工具
2 ） 理解 C6000 最小系統組成原理
3 ） 學習畫原理圖 |
| 第二階段 |
| 第4部分 高速電路設計理論基礎 |
4.1 高速電路簡介
4.2 傳輸線理論
4.3 反射及端接技術
4.4 串擾及其改善
4.5 地彈及其改善 |
| 第5部分 電路板設計流程 |
5.1 電路板設計流程的演變
5.2 用 Allegro cadence 軟件設計電路板的流程
5.3 信號仿真 |
| 實驗課：用Allegro cadence軟件畫C6000最小系統的PCB |
1 ） 熟系 Allegro cadence
軟件 PCB 工具
2 ） 學習畫 PCB
3 ）學習仿真
4 ） 學習仿真 |
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