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1. 利用千兆位級串行 I/O 進行設計培訓
   ? 利用千兆位級串行 I/O 進行設計培訓
   課程對象
   FPGA 設計者和邏輯設計者
2. 課程概要
   1
   7 系列 FPGA 概述
   收發(fā)器簡介
   收發(fā)器時鐘控制和復位
   8B/10B 編碼器和解碼器
   實驗1：8b/10b 運行不一致與旁路
   逗點和解串器對齊
   實驗2：逗點和數據對齊
   2
   RX 彈性緩沖器和時鐘校正
   實驗3：時鐘校正
   通道綁定
   實驗4：通道綁定
   收發(fā)器向導概述
   實驗 5:?收發(fā)器內核生成
   仿真和實現一個收發(fā)器設計
   實驗 6:?收發(fā)器仿真和實現
   物理媒體副件（Physical Media Attachment）
   3
   64B/66B 編碼和變速箱
   實驗7：?64B/66B 編碼
   收發(fā)器板設計的考慮事項
   收發(fā)器測試與調試
   實驗 8：使用 Xilinx 開發(fā)板進行系統(tǒng)實驗或 IBERT 實驗
   收發(fā)器應用實例
3. 
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