 數(shù)字SOC集成電路IC設(shè)計工程師培訓班 |
| 班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數(shù)限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：2020年6月15日 |
| 實驗設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
★實驗設(shè)備請點擊這兒查看★ |
| 質(zhì)量保障 |
1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結(jié)束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術(shù)支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
課程大綱 |
1.邏輯設(shè)計理論
2.Verilog語言
3.VHDL語言
4.數(shù)字電路驗證
1)驗證平臺的建立
2）功能測試
5.設(shè)計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態(tài)時序分析(STA)
9.數(shù)字前端全流程設(shè)計工具
10.相關(guān)工藝庫文件計算機操作系統(tǒng)UNIX應用；
11.數(shù)字電路邏輯設(shè)計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設(shè)計導論及流程；
14.半導體器件原理及集成電路概論；
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17.CMOS VLSI設(shè)計原理；
18.
數(shù)字系統(tǒng)設(shè)計與FPGA現(xiàn)成集成；
19.可測性設(shè)計；
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20.RTL驗證；
靜態(tài)時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設(shè)計（DFT）；
IP Based設(shè)計；
軟硬件協(xié)同設(shè)計仿真；
Matlab系統(tǒng)設(shè)計
21.項目實戰(zhàn)：
1）RTL coding
2)狀態(tài)機中斷處理
3）testbench 建立
4）Testcase創(chuàng)建
22.項目實戰(zhàn)二：
1）RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第三階段 IC項目實戰(zhàn) |
Synopsys DC（Design Compiler） 綜合
1，綜合的概念
2，綜合庫與工具介紹
3，工作環(huán)境的設(shè)立和關(guān)鍵命令
4，綜合前的準備工作
5，芯片邏輯代碼和流片廠庫的結(jié)合
6，綜合的過程
7，
綜合后網(wǎng)表的導出
8，時序SDC的導出
9，Synopsys DC 為Cadence Encounter工具所做的準備工作。
10，快速綜合TCL腳本使用技巧
Cadence Encounter 布局布線
1.網(wǎng)表和工程庫的結(jié)合
2，環(huán)境變量的設(shè)置和關(guān)鍵命令
3,布局布線前的準備工作
4，Synopsys DC工具和Cadence Encounter工具的銜接和配合
2.Floor plan
3.電源規(guī)劃
4.布局、擺放
5.時鐘樹
6.布線
Cadence Virtuos 芯片焊盤和封裝
1，環(huán)境變量的設(shè)置和關(guān)鍵命令
2，庫的導入
3，快速建立工作環(huán)境的方法
4，焊盤庫和工藝庫的建立
5，Encounter def文件的導入
6，Encounter和Virtuoso的配合
7，芯片文件的導入
8，焊盤和封裝的仿真
9，焊盤、封裝與芯片的管腳規(guī)劃
10，連線技巧
Synopsys PT（PrimeTime） 驗證仿真
1，環(huán)境變量的設(shè)置
2，關(guān)鍵命令
3，仿真驗證過程
4，仿真驗證報告的產(chǎn)生
5，快速驗證技巧
6，TCL腳本的使用技巧
技巧和總結(jié)提高
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實現(xiàn)之關(guān)系，以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實現(xiàn)技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設(shè)計環(huán)境和設(shè)計約束的制定、綜合優(yōu)化的技巧、實現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測試設(shè)計技術(shù)
基于Synopsys DFT compiler的DFT技術(shù)，介紹可測性設(shè)計技術(shù)、組合電路和時序電路的測試方法、基于TCL的DFT設(shè)計實現(xiàn)的基本流程。
4、靜態(tài)時序分析技術(shù)
基于Synopsys PT的靜態(tài)時序分析技術(shù)，介紹靜態(tài)時序分析、基于TCL技術(shù)的處理過程和常用的時序分析方法。
項目實踐：
本課程專題實驗是構(gòu)造一個ARM9的處理器，
ARM9芯片后端設(shè)計整個流程項目實戰(zhàn)演練，使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習整個芯片的生成過程。
1.架構(gòu)及設(shè)計流程
2.CPU核
1）指令
2）指令流水
3）數(shù)據(jù)緩沖和指令緩沖
4）內(nèi)部數(shù)據(jù)ram和指令RAM
5)使用后端的Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強化練習整個芯片的生成過程。
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合作伙伴與授權(quán)機構(gòu)
總部李老師
